ASIC设计培训课程-中科信软培训

ASIC设计培训课程

1) 逻辑设计理论/ Verilog/ VHDL语言

2) 数字电路验证（verification平台建立/功能测试

3) 设计综合（synthesys）与扫描链测试(DFT)

4) 静态时序分（STA）

5) 数字电路前端设计实战（有两个实际芯片项目）

理论学习之外，以实际项目让学员接触设计，为此提供完整的免费的EDA软件安装服务，并有实际芯片案例,导师指导全程设计。

数字设计的理论部分具体内容如下:

一逻辑设计理论/ Verilog/ VHDL语言
1 ) HDL 语言简介
Verilog 语言的产生发展优势和特点
编译仿真的原理
Verilog/VHDL 语言各自现状及应用
2）verilog语法（或者 VHDL语法）
模块时延的概念与应用
运算符及优先级
赋值的类型与适用
条件语句循环语句
Initial always task function 说明语句及使用
行为级建模和可综合设计
3）数字系统设计
数据流的设计/控制时序设计
状态机设计

二 verification平台建立/功能测试
1）验证环节在ic设计流程中的位置，
2) RTL/网表/FPGA/testchip 的验证阶段
3) 验证计划
4)　verification 的方法学　种类和适用设计
5) 　RTL verification testbench setup 激励文件生成　
6) 　RTL语言和高级语言的混合验证平台建立
7) 　数模混合设计验证方法学

三设计综合（synthesys）与扫描链测试(DFT)
1）综合
综合的概念　
综合库与工具介绍　
综合的过程　
约束／工作环境的设立　
反标文件产生
优化设计
2）DFT
DFT 概念
scan chain/ BSD/BIST　概念与设计方法
DFT 的测试原理/测试方法( D算法　向量产生与仿真)
BSD 基本单元和JTAG测试　

　
四　静态时序分（STA）

1)静态时序分析概念
2)数据延迟　setup /hold 的分析
3)时钟结构跨时钟／多时钟条件　
4)端口约束／工作环境设定
5)工作条件／工艺条件　对延迟的影响
6)关键路径与设计优化　
7)报告分析　

五实践项目部分
项目一: RTL coding
中断管理状态机设计
验证平台设计和使用
测试向量设计
验证工具的使用
debug 调试
项目二: 基础通信协议
方案设计
RTL coding
通信算法的运用
CPU控制
FIFO设计与实现
验证平台设计和使用
测试向量设计
验证工具的使用
debug 调试
电路综合和DFT
静态时序分析

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丰富专家资源，精准匹配相关行业，相关项目技术精英，面向用户实际需求，针对性培训或咨询，互动式交流，案例教学，精品小班，实际工程项目经验分享，快捷高效，节省时间与金钱，少走弯路与错路。

专家力量：
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西门子，TI,vmware，MSC,Ansys，MDI，Mentor, candence,Altium,Atmel 、Freescale,达索，华为等
大型公司高级工程师，项目经理，技术支持专家
中科信软培训中心，资深专家或讲师
大多名牌大学，硕士以上学历，相关学历背景专业，理论素养高
多年实际项目实践，大型复杂项目实战案例分享，热情，乐于技术分享
针对客户实际需要，真实案例演示，互动式沟通，学有所值