课程大纲

第一阶段

1、Cadence设计平台DFII及启动命令ICFB 
1.1 Cadence设计平台 
1.2 启动Cadence 

2、Composer原理图输入工具 
2.1 启动Cadence建立一个新的工作库 
2.2 建立新单元 
2.3 晶体管级原理图 

3、 变量、端口和单元的命名规则 
4、Verilog仿真 
4.1 Composer原理图的Verilog仿真 
4.2 Composer工具中的行为级Verilog代码 
4.3 独立的Verilog仿真 
4.4 Verilog仿真中的时序

实验：mips处理器设计

第二阶段

1、Virtuoso版图编辑器

2.1 反相器原理图 
2.2 反相器版图 
2.3 打印版图 
2.4 生成提取视图 
2.4 版图对照原理图检查 

3 单元设计全流程

4、标准单元设计模板 
4.1 标准单元几何尺寸说明 
4.2 标准单元I/O端口布置 
4.3 标准单元晶体管尺寸选择

实验：单元设计

第三阶段

1 Spectre模拟仿真器 
1.1 原理图仿真（瞬态仿真） 
1.2 Spectre模拟环境下仿真 
1.3 用配置视图仿真 
1.4 模拟／数字混合仿真 
1.5 静态仿真 
1.6 参数化仿真 
1.7 功耗测量

2 单元表征 
2.1 Liberty文件格式 
2.2 用ELC表征单元 
2.3 用Spectre表征单元 
2.4 把Liberty转换成Synopsys数据库格式 

3 Verilog综合 
3.1 用dc_shell进行Synopsys Design Compiler综合 
3.2 Cadence RTL Compiler综合 
3.3 把结构描述Verilog输入到CadenceDFII设计平台中 
3.4 综合后Verilog仿真

实验：综合后Verilog仿真

第四阶段

1、 抽象生成 
1.1 将库读入到Abstract中 
1.2 找出单元中的端口 
1.3 提取步骤 
1.4 抽象步骤 
1.5 生成LEF（库转换格式）文件 
1.6 修改LEF文件 

2 SOC Encounter布局布线 
2.1 Encounter用户图形界面 
2.2 用配置文件进行设计输入 
2.3 编写SOC Encounter脚本

3 芯片组装 
3.1 用ccar进行模块布线 
3.2 用ccar完成内核至焊盘框的布线 
3.3 生成最终的GDSII

4 微型MIPS处理器
4.1 微型MIPS处理器 
4.2 微型MIPS：展平设计工具流程 
4.3 微型MIPS：层次化设计工具流程

第五阶段

1、基于IP核的设计,IP核的SoC设计方法
2、cmos工艺基础
2.1 mos器件物理本质
2.2 基本的cmos制造流程 533 
2.3、展望

实验：IP核的SoC设计

第六阶段 微型MIPS处理器项目实战

1 微型MIPS处理器 
1.2 微型MIPS：展平设计工具流程 
1.2.1 综合 
1.2.2 布局布线 
1.2.3 仿真 
1.2.4 最终组装 
1.3 微型MIPS：层次化设计工具流程 
1.3.1 综合 
1.3.2 宏模块内布局布线 
1.3.3 准备层次结构中的定制电路 
1.3.4 生成宏模块的抽象视图 
1.3.5 含宏模块的布局布线 
1.3.6 仿真 
1.3.7 最终组装

第七阶段 DSP系统的VLSI设计

1，数字信号处理算法
2，DFG分析
3，FPGA数字信号处理系统
4，IP软核验证
5， A/D与D/A电路